Базовая ячейка матричного умножителя с группировкой 2-х разрядов множителя с минимальным числом транзисторов

Топология применяется для реализации операции арифметического умножения на основе модифицированного алгоритма Бута и представляет собой двоичную 1-разрядную комбинационную схему, состоящую из сумматора и мультиплексора «5 в 1». Топология предназначена для использования в современных системах управления и вычислительной техники (в том числе в системах искусственного интеллекта) с целью увеличения быстродействия за счет уменьшения числа частичных произведений (суммируемых в матрице умножителя) благодаря умножению на 2 разряда множителя. Изготовление производится по 1,2 мкм КМОП процессу с двумя уровнями металлизации и поликремнием. Основные характеристики: входные и выходные логические уровни напряжения КМОП; выходные токи ± 25 мА; диапазон питающих напряжений от 1,5 В до 5 В; малая рассеиваемая мощность.