Программно-аппаратный комплекс для ускорения моделирования и отладки цифровых интегральных схем

25.04.2025

Устройство представляет собой программно-аппаратный комплекс для ускорения моделирования и отладки цифровых интегральных схем, позволяющий моделировать проекты размером до 100 млн. эквивалентных вентилей со скоростью до 1 млн. тактов в секунду. Программное обеспечение ПАК поддерживает схемотехнические и верификационные модели на языках VHDL, System Verilog, C++, позволяет в автоматическом режиме компилировать на ускоритель проекты со скоростью до 100 млн. вентилей/час, обеспечивая полную видимость сигналов и снятие временных диаграмм на скорости симуляции.

ГРНТИ

50.33.33 Специализированные ЭВМ и ВК

50.33.03 Архитектура, структура и общие принципы функционирования электронных вычислительных машин (ЭВМ) и ВК

Ключевые слова

Цифровые интегральные схемы

Отладка

Ускорение моделирования

Эмулятор

Программно-аппаратный комплекс

Детали

НИОКТР

№ 124012100149-5

Тип РИД

Секрет производства (ноу хау)

Сферы применения

Ускорение моделирования и отладки RTL-кода цифровых интегральных схем. Может использоваться дизайн-центрами и разработчиками цифровых микросхем с большим дизайном.

Ожидается

Исполнитель

Исполнители

ОБЩЕСТВО С ОГРАНИЧЕННОЙ ОТВЕТСТВЕННОСТЬЮ "МАЛЬТ СИСТЕМ"

Заказчик

ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ БЮДЖЕТНОЕ УЧРЕЖДЕНИЕ "ФОНД СОДЕЙСТВИЯ РАЗВИТИЮ МАЛЫХ ФОРМ ПРЕДПРИЯТИЙ В НАУЧНО-ТЕХНИЧЕСКОЙ СФЕРЕ"

Похожие документы

Программное обеспечение ПАК для ускорения моделирования и отладки цифровых интегральных схем

0.931

РИД

Разработка программно-аппаратного комплекса для ускорения моделирования и отладки цифровых интегральных схем на базе инструментов САПР с открытым исходным кодом

0.924