Архитектурные и схемотехнические методы снижения энергопотребления и повышения сбоеустойчивости микропроцессоров и коммуникационных контроллеров высокопроизводительных ЭВМ

Объектом исследования являлись методы снижения энергопотребления и повышения сбоеустойчивости цифровых суб-100нм СБИС. С целью развития теории и методов проектирования сбоеустойчивых и энергоэффективных элементов СБИС микропроцессоров по суб-100нм проектным нормам в 2022 году решались следующие задачи, направленные на получение результатов, обладающих научной новизной и применимых в области разработки СБИС: 1) исследование сбора заряда КМОП транзисторами с треков одиночных частиц, проходящих через слой мелкой траншейной изоляции, с моделированием образования импульса тока через PN-переход стока транзистора; 2) исследование применимости графовых нейронных сетей при проектировании цифровых СБИС; 3) сравнение эффективности различных реализаций тройного модульного резервирования элементов СБИС при переходе на технологию с суб-100нм проектными нормами; 4) сравнение эффективности различных реализаций тройного модульного резервирования с использованием методов разнесения триггеров и троирования с временной задержкой при проектировании по технологическим нормам 65 нм. Внедрение результатов решения задач позволит разрабатывать цифровые СБИС, стойкие к одиночным радиационным эффектам и оптимизированные по энергопотреблению.