Быстродействующий операционный усилитель с дифференцирующими цепями коррекции в мостовом входном дифференциальном каскаде

Изобретение относится к области радиотехники и может быть использовано в различных аналоговых и аналого-цифровых интерфейсах для обработки сигналов датчиков физических величин. Технический результат: повышение предельных значений максимальной скорости нарастания выходного напряжения без ухудшения энергетических параметров операционного усилителя в статическом режиме, а также без использования дорогостоящих СВЧ технологических процессов его изготовления, уменьшающих паразитные емкости Cp1, Cp2, Cp1*, Cp2*. Быстродействующий операционный усилитель с дифференцирующими цепями коррекции в мостовом входном дифференциальном каскаде содержит неинвертирующий (1) и инвертирующий (1*) входы устройства, потенциальный выход устройства (2), первый (3) и второй (4) идентичные буферные усилители, входящие в структуру входного мостового дифференциального каскада, входы которых связаны с соответствующими неинвертирующим (1) и инвертирующим (1*) входами устройства, а соответствующие потенциальные выходы (5) и (5*) соединены друг с другом через токоограничивающий резистор (6), первый (7) токовый выход первого (3) буферного усилителя соединен со входом первого (8) токового зеркала, согласованного с первой (9) шиной источника питания, второй (10) токовый выход первого (3) буферного усилителя соединен со входом второго (11) токового зеркала, согласованного со второй (12) шиной источника питания, выходы первого (8) и второго (11) токовых зеркал соединены друг с другом и подключены к выходу устройства (2) через выходной усилитель (13) и связаны с интегрирующим корректирующим конденсатором (14), причем первый (3) буферный усилитель включает первый (15) и второй (16) входные транзисторы, базы которых подключены к неинвертирующему (1) входу устройства, коллектор первого (15) входного транзистора соединен со второй (12) шиной источника питания, коллектор второго (16) входного транзистора соединен с первой (9) шиной источника питания, первый (17) и второй (18) выходные транзисторы, объединенные эмиттеры которых подключены к потенциальному выходу (5) первого (3) буферного усилителя, база первого (17) выходного транзистора соединена с эмиттером первого (15) входного транзистора и через первый источник опорного тока (19) связана с первой (9) шиной источника питания, база второго (18) выходного транзистора соединена с эмиттером второго (16) входного транзистора и через второй (20) источник опорного тока связана со второй (12) шиной источника питания, коллектор первого (17) выходного транзистора соединен с первым (7) токовым выходом первого (3) буферного усилителя, коллектор второго (18) выходного транзистора соединен со вторым (10) токовым выходом первого (3) буферного усилителя, кроме этого, второй (4) буферный усилитель идентичен первому (3) буферному усилителю и включает третий (15*) и четвертый (16*) входные транзисторы, базы которых подключены к инвертирующему (1*) входу устройства, коллектор третьего (15*) входного транзистора соединен со второй (12) шиной источника питания, коллектор четвертого (16*) входного транзистора соединен с первой (9) шиной источника питания, третий (17*) и четвертый (18*) выходные транзисторы, объединенные эмиттеры которых подключены к потенциальному выходу (5*) второго (4) буферного усилителя, база третьего (17*) выходного транзистора соединена с эмиттером третьего (15*) входного транзистора и через третий (19*) источник опорного тока связана с первой (9) шиной источника питания, база четвертого (18*) выходного транзистора соединена с эмиттером четвертого (16*) входного транзистора и через четвертый (20*) источник опорного тока связана со второй (12) шиной источника питания, коллектор третьего (17*) выходного транзистора соединен с первым (7*) токовым выходом второго (4) буферного усилителя, коллектор четвертого (18*) выходного транзистора соединен со вторым (10*) токовым выходом второго (4) буферного усилителя, причем первый (7*) токовый выход второго (4) буферного усилителя согласован с первой (9) шиной источника питания, а второй (10*) токовый выход второго (4) буферного усилителя согласован со второй (12) шиной источника питания. В схеме первого (3) буферного усилителя между эмиттером и базой первого (15) входного транзистора включены последовательно соединенные первый (21) дополнительный корректирующий конденсатор и первый (22) дополнительный корректирующий резистор, а между эмиттером и базой второго (16) входного транзистора включены последовательно соединенные второй (23) дополнительный корректирующий конденсатор и второй (24) дополнительный корректирующий резистор, кроме этого, в схему второго (4) буферного усилителя между эмиттером и базой третьего (15*) входного транзистора включены последовательно соединенные третий (21*) дополнительный корректирующий конденсатор и третий (22*) дополнительный корректирующий резистор, а между эмиттером и базой четвертого (16*) входного транзистора включены последовательно соединенные четвертый (23*) дополнительный корректирующий конденсатор и четвертый (24*) дополнительный корректирующий резистор.